TP 1 M2 Sistem Digital




1. Kondisi [Kembali]

                  Percobaan 1 kondisi 21

    Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=1, B1=1, B2=0, B3=clock , B4=0, B5=0, B6=0 led diganti logicprobe

                         Sebelum disimulasikan
Setelah disimulasikan


     Pada kondisi ini, masukan preset (S) dan clear (R) sama-sama berada pada level tinggi (tidak aktif, karena keduanya active low), sehingga flip-flop bekerja dalam mode normal. Namun karena clock (CLK)=0, tidak ada transisi tepi naik yang memicu penyimpanan data baru. Oleh karena itu, output Q tetap mempertahankan keadaan sebelumnya. Karena pada saat ini terbaca Q=0 dan Q’=1, berarti keadaan terakhir yang tersimpan adalah logika 0. Jadi, flip-flop tetap berada pada kondisi tersebut sampai terjadi tepi naik pada clock, di mana saat itu data dari input D (yaitu 0) akan disampling kembali dan tetap mempertahankan Q=0.

        Dengan J=1 dan K=1 serta clock (CLK)=1, J-K flip-flop bekerja pada mode toggle. Artinya, setiap ada pulsa clock (terutama pada tepi aktif — rising edge atau falling edge sesuai jenis flip-flop), Q akan membalik (toggle) dari keadaan sebelumnya. Karena pada saat ini S=1 dan R=1 (tidak aktif, karena keduanya active low), maka input asinkron tidak memengaruhi keluaran, sehingga flip-flop bekerja normal. Pada kondisi ini, terbaca Q=0 dan Q’=1, artinya keadaan sebelumnya dari Q adalah 0. Setelah clock memicu, jika terjadi edge aktif, maka Q akan berubah menjadi 1 dan Q’ menjadi 0. Namun, selama clock berada pada level konstan tanpa edge baru, Q tetap mempertahankan keadaan terakhirnya (yaitu 0).


Rangkaian Simulasi       Download
Datasheet JK Flip Flop Download
Datasheet D Flip Flop   Download







Komentar

Postingan populer dari blog ini