Laporan Akhir 2 M2 Sistem Digital

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

Laporan Akhir 2

T Flip-flop

1. Jurnal [kembali]

2. Alat dan Bahan [kembali]

Alat yang digunakan:

• Software Proteus ver minimal 8.17

Bahan yang digunakan:

• Power Supply
  
• Ground
  
• SPDT
  
  
  
• IC 74LS112
  
  
  
• Logic Probe
  

3. Rangkaian Simulasi [kembali]

4. Prinsip Kerja Rangkaian [kembali]

Prinsip T Flip-Flop
T (Toggle) flip-flop adalah bentuk khusus dari JK flip-flop dengan kondisi input J dan K selalu sama (diikat menjadi satu input T). Prinsip kerjanya adalah ketika T=0, output Q tidak berubah (hold), sedangkan ketika T=1, output Q akan berubah ke keadaan berlawanan (toggle) setiap kali ada pulsa clock. Dengan kata lain, T flip-flop akan membagi frekuensi clock menjadi setengah pada output Q, sehingga sering digunakan sebagai dasar pembuatan rangkaian pencacah (counter) biner. Karena kesederhanaannya, T flip-flop sangat berguna dalam rangkaian sekuensial yang membutuhkan fungsi toggle atau pembagi frekuensi.

5. Video Rangkaian [kembali]

6. Analisa [kembali]

Kondisi 1
Pada saat nilai CLR (B0) = 0, PRE (B1) = 1, dan T (B2) berada pada kondisi don’t care, maka rangkaian T flip-flop akan berada pada keadaan reset. Hal ini menyebabkan output utama Q menjadi 0, sedangkan output komplemennya Q̅ bernilai 1. Keadaan ini sepenuhnya sesuai dengan tabel kebenaran T flip-flop, di mana CLR aktif rendah berfungsi untuk mereset keluaran.

Kondisi 2
Ketika CLR (B0) = 1, PRE (B1) = 0, dan T (B2) = don’t care, maka rangkaian berada pada kondisi preset. Output yang dihasilkan adalah Q = 1 dan Q̅ = 0. Hal ini terjadi karena pin PRE yang aktif rendah berfungsi untuk mengatur flip-flop agar langsung menghasilkan logika 1 pada Q. Kondisi ini juga sesuai dengan karakteristik dasar T flip-flop.

Kondisi 3
Jika CLR (B0) = 0, PRE (B1) = 0, dan T (B2) = don’t care, maka baik CLR maupun PRE sama-sama aktif. Keadaan ini menyebabkan output menjadi kondisi terlarang (invalid), sehingga menghasilkan keluaran Q = 1 dan Q̅ = 1. Situasi ini menunjukkan bahwa T flip-flop tidak bekerja normal, karena dua input asinkron aktif secara bersamaan.

Kondisi 4
Pada saat CLR (B0) = 1, PRE (B1) = 1, dan T (B2) = clock, maka flip-flop akan bekerja sesuai fungsi utamanya. Saat sinyal clock mengalami transisi naik dan input T = 1, maka output Q dan Q̅ akan mengalami perubahan ke kondisi berlawanan (toggle). Artinya, jika sebelumnya Q = 0 maka akan berubah menjadi 1, dan sebaliknya. Kondisi ini menunjukkan prinsip kerja utama T flip-flop sebagai rangkaian pencacah (counter) atau pembagi frekuensi.

7. Link Download [kembali]

Rangkaian Simulasi       Download

Datasheet JK Flip Flop Download

Datasheet D Flip Flop   Download